Rekabentuk Dan Pengoptimuman Parameter Proses Mosfet Planar Berteknologi 22nm Mengunakan Kaedah Taguchi

Abdul Hamid, Afifah Maheran (2015) Rekabentuk Dan Pengoptimuman Parameter Proses Mosfet Planar Berteknologi 22nm Mengunakan Kaedah Taguchi. Doctoral thesis, Universiti Teknikal Malaysia Melaka.

[img] Text (24 Pages)
Rekabentuk Dan Pengoptimuman Parameter Proses Mosfet Planar Berteknologi 22nm Mengunakan Kaedah Taguchi.pdf - Submitted Version

Download (963kB)

Abstract

Permintaan terhadap peranti elektronik moden yang bersaiz kecil dan berprestasi tinggi menjadi salah satu motivasi terhadap industri teknologi semikonduktor dalam menghasilkan peranti MOSFET (Metal Oxide Semiconductor Field Effect Transistor) berskala nano. Penskalakecilan peranti MOSFET, yang menggunakan teknologi pemfabrikasian CMOS (Complementary Metal Oxide Semiconductor), kepada panjang get 22 nm, memerlukan banyak perubahan pada teknik fabrikasi disebabkan had-had fizikal dan elektrikal struktur peranti planar hampir sampai ke penghujungnya. Penskalakecilan dimensi transistor bukan sahaja melibatkan pengecilan panjang get, malah pengurangan ketebalan lapisan dielektik silikon dioksida (SiO2) yang diaplikasikan sebagai bahan dielektrik sejak sekian lama. Ini telah menyebabkan banyak implikasi buruk terutamanya kerosakan lapisan dielektrik yang menyebabkan berlakunya peningkatan arus bocor dan pelesapan kuasa yang tinggi. Penggantian lapisan SiO2 dengan bahan kebertelusan tinggi, k-tinggi (high-k) adalah salah satu alternatif untuk peranti MOSFET berstruktur planar kekal relevan. Objektif kajian ini mengutarakan penggunaan titanium dioksida (TiO2) sebagai bahan high-k menggantikan SiO2 manakala tungsten silisida (WSix) digunakan sebagai get logam (metal gate) menggantikan lapisan polisilikon, dibangunkan proses rekabentuknya buat julung kalinya dalam peranti transistor planar NMOS dan PMOS dengan nod teknologi CMOS 22 nm. Selepas menjalankan penskalakecilan peranti MOSFET dari 32 nm ke 22 nm, proses fabrikasi peranti dijalankan menggunakan perisian numerik yang terdiri daripada modul ATHENA untuk simulasi proses fabrikasi dan modul ATLAS untuk simulasi proses pencirian peranti. Kaedah Taguchi yang menggunakan tatasusunan ortogon Taguchi L9 dan L27 diaplikasikan untuk mengkaji perubahan pada parameter-parameter proses fabrikasi untuk mendapatkan kombinasi parameter yang optimum dengan mengambikira juga kesan interaksi di antara parameter proses. Target optimasi ialah untuk mencapai nilai voltan ambang (VTH) yang nominal iaitu 0.289V ± 12.7% untuk NMOS dan -0.289 ± 12.7% untuk PMOS serta nilai arus bocor (IOFF) kurang dari 100 nA/μm selari dengan unjuran daripada International Technology Roadmap for Semiconductors (ITRS). Parameter-parameter proses yang dikaji adalah dos implantasi Halo, sudut condong implantasi Halo, dos implantasi pelarasan VTH, dos implantasi punca/salir dan dos implantasi pampasan. Keputusan analisis Taguchi L9 bagi NMOS dan PMOS menunjukkan bahawa dos implantasi pampasan menjadi faktor dominan dengan peratusan tertinggi SNR (NTB) yang diperolehi masing-masing sebanyak 50.80 % dan 96.72 %. Berdasarkan keputusan tersebut, dos implantasi pampasan telah dikenalpasti sebagai ‘R Factor’ dalam mengkaji kesan interaksi pada analisis Taguchi L27. Analisis kesan interaksi yang dijalankan menunjukkan bahawa ‘R Factor’ mempunyai interaksi di antara parameter-parameter proses yang dikaji dan kombinasi optimum parameter proses peranti NMOS dan PMOS menunjukkan nilai VTH berada di dalam julat nominal iaitu sebanyak 0.3053 V (NMOS) dan -0.2935 V (PMOS) dengan masing-masing memperoleh peratusan sebanyak 5.64 % dan 1.56 % mendekati nilai nominal. Manakala nilai IOFF bagi NMOS dan PMOS menunjukkan proses pengoptimuman yang dijalankan memperolehi nilai IOFF yang jauh lebih rendah daripada unjuran ITRS iaitu sebanyak 1.156 nA/μm (NMOS) dan 5.511 nA/μm (PMOS) dengan peratusan sebanyak 98.84 % dan 94.49 %. Secara kesimpulannya, dengan penyediaan rekabentuk eksperimen menggunakan gabungan simulator TCAD dan analisis kaedah Taguchi, keputusan optimum bagi rekabentuk tegap untuk peranti CMOS berteknologi 22 nm telah berjaya dicapai.

Item Type: Thesis (Doctoral)
Uncontrolled Keywords: Electronic circuit design, Metal oxide semiconductor field-effect transistors
Subjects: T Technology > T Technology (General)
T Technology > TK Electrical engineering. Electronics Nuclear engineering
Divisions: Library > Tesis > FKEKK
Depositing User: Mohd Hannif Jamaludin
Date Deposited: 02 Aug 2016 06:37
Last Modified: 06 Nov 2020 15:51
URI: http://eprints.utem.edu.my/id/eprint/16824
Statistic Details: View Download Statistic

Actions (login required)

View Item View Item